Rangkaian Flip-Flop ( RS, JK, D )

Rangkaian Flip-Flop (D-FF, RS-FF dan JK-FF)

Rangkaian Flip-Flop (D-FF, RS-FF dan JK-FF)

Pengertian FLIP-FLOP

flip-flop adalah rangkaian digital yang digunakan untuk menyimpan satu bit secara semi permanen sampai ada suatu perintah untuk menghapus atau mengganti isi dari bit yang disimpan.
Prinsip dasar dari flip-flop adalah suatu komponen elektronika dasar seperti transistor, resistor dan dioda yang di rangkai menjadi suatu gerbang logika yang dapat bekerja secara sekuensial.
Nama lain dari flip-flop adalah multivibrator bistabil.

Jenis- Jenis Flip-flop

D-FF
RS-FF
JK-FF

1. D-FF

D FF (Data atau Delay Flip-Flop) adalah Flip-Flop yang hanya terdiri dari sebuah input, yaitu D, sepasang output yang nilainya berlawanan, yaitu Q dan Q’, dan sepasang feedback. Selain itu, D FF juga dilengkapi dengan bit CLK atau Clock sebagai input. .

Clock ini memberikan izin, kapan saatnya nilai output boleh berubah. Ringkasnya, nilai output Q akan selalu sama dengan D dan perubahan nilai output hanya bisa terjadi jika diizinkan oleh kondisi clock.

Ada 4 macam kondisi clock, yaitu

HIGH clock, yaitu saat nilai CLK = 1 atau HIGH.
LOW clock, yaitu saat nilai CLK = 0 atau LOW.
Positive Edge atau Rising Edge clock, yaitu saat transisi nilai CLK dari LOW ke HIGH atau dari 0 ke 1.
Negative Edge atau Falling Edge clock, yaitu saat transisi nilai CLK dari HIGH ke LOW atau dari 1 ke 0.

Berikut gambarnya:

Gambar 8.3. D-FF dengan HIGH clock. (a) Rangkaian, (b) Tabel Kebenaran (c) Simbol

Pada gambar 8.3 dapat dilihat Rangkaian, Tabel Kebenaran dan Simbol D-FF. Nilai output tetap selama CLK = 0. Nilai output akan sama dengan input D saat CLK = 1. Sedangkan gambar 8.4 adalah contoh D-FF yang dilengkapi Rising Edge Clock, nilai outputnya diizinkan berubah hanya saat CLK transisi dari LOW ke HIGH seperti dapat dilihat pada tabel kebenaran dalam gambar 8.4.b.

Gambar 8.4. D-FF dengan Rise Clock. (a) Rangkaian, (b) Tabel Kebenaran (c) Simbol

Terkait implementasinya, biasanya D-FF dikemas dalam IC yang berisi 8 Flip-Flop, misalnya IC yang Tabel Kebenaran dan Simbolnya dapat dilihat pada gambar 8.5. Inputnya terdiri dari MR (Master Reset), CP (Clock Pulse) dan 8-bit D_n (D₀ sampai D₇).

Gambar 8.5. D-FF 8-bit. Tabel Kebenaran dan Simbol Rangkaiannya.

Sedangkan outputnya terdiri dari 8-bit yaitu Q_n (Q₀ sampai Q₇). Setiap D hanya terkait dengan satu Q tertentu, misalnya Q₃ hanya dipengaruhi D₃ dan seterusnya.

Seperti tampak pada tabel dalam gambar 8.5, izin perubahan diberikan oleh Rising Clock atau transisi pin CP dari LOW ke HIGH.

Tetapi jika MR direset atau dibuat menjadi LOW, maka seluruh pin Q_n dipaksa jadi LOW tanpa menghiraukan clock maupun D_n. Sehingga dalam operasi normalnya, MR harus HIGH dan kesempatan perubahan hanya pada saat pin CP mengalami transisi dari LOW ke HIGH.

Gambar 8.6. Rangkaian D-FF 8-bit

2. RS-FF

Flip-flop ini mempunyai dua masukan dan dua keluaran, di mana salah satu keluarannya (y) berfungsi sebagai komplemen.

Sehingga flip-flop ini disebut juga rangkaian dasar untuk membangkitkan sebuah variabel beserta komplemennya.

RS Flip Flop mempunyai 2 input yaitu, S=Set dan R=Rest. Mempunyai 2 output yaitu Q dan . Bertindak sebagai 1 bit memori dengan output Q sebagai nilai bit tersebut. S=1, R=1 tidak di benarkan (tidak boleh diset serentak (karena akan menghasilkan output yang tidak konsisten.

Flip-flop RS dapat dibentuk dari kombinasi dua gerbang NAND atau kombinasi dua gerbang NOR. Lihat gambar 1 dan 2.

Gambar 1 Skematik RS FlipFlop

Gambar 2 Simulasi RS Flip-Flop

3. JK-FF

JK flip-flop sering disebut dengan JK FF induk hamba atau Master Slave JK FF karena terdiri dari dua buah flip-flop, yaitu Master FF dan Slave FF. Master Slave JK FF ini memiliki 3 buah terminal input yaitu J, K dan Clock.

Sedangkan IC yang dipakai untuk menyusun JK FF adalah tipe 7473 yang mempunyai 2 buah JK flip-flop dimana lay outnya dapat dilihat pada Vodemaccum IC (Data bookc IC). Kelebihan JK FF terhadap FF sebelumnya yaitu JK FF tidak mempunyai kondisi terlarang artinya berapapun input yang diberikan asal ada clock maka akan terjadi perubahan pada

Gambar JK-FF. (a) Rangkaian. (b) Tabel Kebenaran. (c) Simbol.

Sesuai kondisi input JK, ada 4 kemungkinan output yang semuanya valid, yaitu:

No Change, Tidak ada perubahan pada output jika JK = 00.
Set K, Pin Q’ akan bernilai 1 karena JK = 01.
Set J, Pin Q akan bernilai 1 karena JK = 10.
Toggle, Nilai output menjadi kebalikan kondisi sebelumnya jika input JK = 11. Misalnya jika sebelumnya QQ’ = 10, setelah diizinkan clock, berubah menjadi QQ’ = 01